一、集成电路软故障与成品率相关技术研究（论文文献综述）
王荧[1]（2020）在《SRAM随机故障注入技术研究与验证》文中研究指明随着芯片制造工艺不断进步,新型制造工艺使得SRAM（静态随机存储器）在制造过程中出现更为复杂的故障模型。目前芯片测试方案越渐完善,人们对于注入故障以验证测试算法覆盖率越来越重视。近年来,关于SRAM内建自测试改进算法层出不穷,而对于SRAM的内建自测试算法的故障覆盖率,仍然没有一种有效验证方法。目前只停留在单地址RTL级故障注入,模拟简单的故障模型来验证存储器测试算法有效性。该方法既不能验证统计故障覆盖率也无法完成复杂故障模型注入。因此,设计一种可以有效验证测试算法故障覆盖率的随机故障注入技术成为目前SRAM测试领域需要突破的技术难题。本文围绕测试验证故障覆盖率这一技术难点,综合考虑故障注入所需面积、时间及成本等方面,提出了一种不会占用额外面积且不增加仿真时长的存储器随机故障注入技术。本文的主要研究内容为:（1）熟悉SRAM结构特点、故障注入的发展现状。比较目前现有的故障注入技术特点,针对SRAM故障模型的故障机理与故障表现,设计出专门的随机故障注入技术。（2）验证提出的随机故障注入技术可行性。（3）完成统计计算验证测试算法故障覆盖率。（4）提取出统计验证覆盖率数据中,该算法无法完全覆盖故障类型。用改进算法March＿RAW1再次检测,达到验证测试算法改进有效性目的。本文主要研究了存储器故障机理以及存储器故障注入技术来完成测试算法覆盖率的统计验证。本实验对象为TSMC40nm工艺下的6T SRAM。在此基础上实现了存储器随机故障注入并通过HSIM仿真验证故障注入技术的有效性。通过HSIM+VCS混合仿真平台对大量随机故障注入后存储器进行MBIST测试,统计分析所有仿真波形。结果表明:March C+算法针对阻抗性开路故障的测试故障覆盖率达到87.8%。随后基于该混合仿真平台,将测试算法替换为改进后的March＿RAW1测试算法。结合仿真波形图分析:基于March C+算法的改进算法March＿RAW1可以检测到March C+测试算法无法覆盖到的动态读破坏故障,验证了目前业界对存储器测试算法改进的有效性。
陈熠[2]（2020）在《基于时间数字转换的TSV阵列故障测试方法研究》文中提出互连特征尺寸的不断减小,使互连引起的性能问题日益突出,互连问题成为集成电路的发展瓶颈。三维集成技术能够大幅缩短互连长度,减小互连延迟,提高系统的集成度,为解决互连问题和延续摩尔定律提供了可行的技术方案。硅通孔（ThroughSilicon Via,TSV）作为三维集成电路（3D IC）中的一项新型互连技术,实现各层间的信号传输,越来越受到人们的关注。三维集成中TSV数量较多且分布密集,TSV间的串扰耦合将会对信号传输性能产生影响。另外,TSV制造工艺复杂且不成熟,使得TSV中容易产生各种缺陷,影响三维集成电路的可靠性。因此,对TSV进行分析检测,从而提高电路性能和成品率很有必要。本文主要对TSV阵列的串扰耦合进行了分析,并提出了一种内建自测试（BIST）方法,对TSV中心铜导体和绝缘层中存在的故障进行检测。主要研究工作包括:1.在基于TSV的三维集成电路知识的基础上,建立TSV阵列物理模型,通过参数提取软件,计算TSV阵列中的总耦合电容来反映阵列中串扰耦合的大小。讨论TSV数量变化和阵列边缘效应对串扰耦合的影响;提出4种不同TSV阵列的布局结构,并结合S参数分析它们的近端串扰,得到两种利于扩展的TSV阵列模型。同时,对TSV阵列的结构参数进行分析,考虑TSV阵列面积影响,说明了TSV阵列尺寸的选取规律。2.分析TSV故障的产生机理,根据其电气特性,建立TSV有故障与无故障时的等效电路模型。改变故障等效电阻的大小,得到信号传输延迟与故障大小的变化规律。在时间数字转换器（Time to Digital Converter,TDC）的基础上,将TSV作为负载,提出一种新的TSV测试方法。测试电路结构在HSPICE中基于22 nm PTM CMOS工艺下进行设计与模拟。3.根据提出的测试方法,调节电路结构中晶体管参数,分别对开路故障和短路故障进行检测,得到故障对应的输出数字码,其大小反映了故障的严重程度,并对测试结果的有效性进行判定。利用时间放大器原理,对提出的测试方法进行改进,得到该测试方法的检测范围和测试分辨率。
包王勇[3]（2020）在《铁电存储器的故障研究及故障修复电路设计》文中认为铁电存储器是一类以具有铁电性的特殊材料制备的器件作为存储单元的存储器,它同时兼具了随机访问存储器的高读写速度和只读存储器的非易失性存储优点,填补RAM和ROM之间的空缺。随着集成电路制程的进步,存储器芯片中的存储单元尺寸越来越小,使得存储器中的存储阵列等电路在制造过程中更易受到非理想因素的影响而出现电路缺陷,进而可能使存储器出现存储功能故障。本文第二章以此为出发点,借助电路仿真,探究了铁电存储器的存储阵列中可能发生的物理缺陷,以及这些物理缺陷对应的故障表现形式,并结合铁电存储器的工作原理对相应故障的发生机理作了详细分析。在存储器的生产中,由于缺陷存储单元的存在,导致制得的存储器芯片中存在具有存储功能故障的芯片。为了降低制造成本,在存储器电路的设计中常常会预留一部分冗余存储单元用于替换故障的存储单元,以修复失效的存储器芯片,提高良率。随着存储器容量的不断提升,存储阵列的规模也不断扩大,随之涌现出诸多新的存储阵列电路架构。然而传统的基于熔丝编程的冗余修复方案在一些采用阵列分块设计的存储器应用中,存在不能在子阵列块之间共享冗余存储资源、冗余存储资源利用不充分以及修复成功率偏低等不足。针对这些不足,本文第三章中介绍了一种基于动态配置的冗余修复方案,它将用于寻址冗余存储资源的冗余修复电路设计成可以重复配置的方式;同时,还将三态内容可寻址存储器（TCAM）和小规模只读存储器（ROM）引入到冗余修复中,与冗余修复电路一道实现了对故障存储单元的冗余替换。此外,第三章中还介绍了与基于动态配置的冗余修复方案相适应的,用于修复存储器存储故障的多种基础修复方法,并结合这些基础修复方法和基于动态配置的冗余修复方案的特点,更进一步地介绍了几种有利于提高冗余资源利用效率的衍生修复方法。在本文的第四章中,采用混合阵列分块的方式设计了一种基于2T2C存储单元的1Mbit铁电存储阵列电路,并采用Verilog HDL和电路原理图相结合的方式将本文介绍的基于动态配置的冗余修复方案在铁电存储器的应用场景中加以实现。
杨兆[4]（2020）在《三维集成电路中的TSV容错设计研究》文中研究说明随着集成电路产业工艺水平的持续进步,,集成电路中芯片的性能和集成度依据摩尔定律不断提升。与此同时摩尔定律逐渐走向终结,此时借助垂直方向进行芯片堆叠的技术应运而生。3D芯片在垂直方向上使用硅通孔技术（Through Silicon Via,TSV）对多个同构或者异构的芯片进行堆叠,延续了摩尔定律。在摩尔定律即将失效的时期,三维集成电路技术芯片面积减小,互连线长度减短,带宽高,被认为是超越摩尔定律（Beyond Moore）的一个重要研究方向。然而,TSV由于在垂直方向上对芯片进行连接绑定,所以在穿孔,绑定过程中很容易引入空洞,穿孔,短路等各种缺陷问题,且TSV在良率测试中多显现出聚簇故障的特征,以上因素导致3D芯片良率受TSV良率影响较大。一般情况下通过添加冗余TSV的方法,直接弃用故障TSV,使用冗余TSV通过配置内建自修复电路（Bulid In Self Repair,BISR）对出现故障的TSV进行替换,以此提高3D芯片的良率,但这类方法存在冗余TSV占用大量面积开销,制造成本高,冗余TSV利用率不足以及冗余TSV延时过高等问题。本文针对于以上问题,从TSV容错方面考虑提升芯片良率。在绑定完成,测试完成后的容错阶段使用新型的容错结构和方法,使用功能TSV和信号TSV复用的方式进行容错以减少面积和硬件开销。本文提出主要研究工作有以下三点:（1）首先介绍了三维集成电路的研究背景和研究现状,阐述了在垂直层面上基于TSV的三维集成电路的优势与研究意义,并一并指出TSV在矩阵网格中和蜂窝网格中的冗余策略,以及时分复用维度的冗余策略。并指出了上述问题在研究中所面临的主要问题和挑战。（2）提出了一种基于时分复用（Time Division Multiple Access,TDMA）的三维集成电路TSV蜂窝容错结构。TSV往往使用矩阵排列方式,蜂窝排列方式可以使TSV排布的更加紧致并且不影响TSV相互之间的噪声等通信干扰。并且使用时分复用的方式弃用冗余TSV,通过在时间维度上切割时隙（Time Slice）的方式,使用信号TSV复用为冗余TSV的方式进行容错设计。通过实验模拟表明该方案的故障覆盖率相较于一维链式时分复用方案提高了30%,面积开销降低了10.4%。（3）提出了一种基于TDMA的信号比N:1单通道TSV容错结构。将上文方法中单组阵列内的TSV从多跟TSV串行链接设计成单TSV复用的结构,在单组中仅使用一根信号TSV,并且配备一根冗余TSV进行容错,该方法进一步提高故障覆盖率至100%,并在此基础上继续降低整个系统71.4%的面积开销。
张莹,龚涛,孔繁珍[5]（2019）在《基于分类算法的集成电路芯片缺陷分析》文中研究表明从电路故障检测的研究现状、硬件木马检测的研究现状入手,介绍缺陷检测技术的研究现状。基于小波分析的特性提取方法,分析了集成电路芯片的硬件故障分类方法。研究硬件电路故障分类的仿真实验。总结集成电路芯片的硬件故障分类方法对分析硬件缺陷带来的积极影响。
曾颖[6]（2019）在《基于容差分析的电子电路可靠性评估方法及其应用研究》文中研究指明电子元器件由于生产工艺波动、工作环境、应力激励以及自身退化等因素的影响,在服役期间其参数值会产生容差甚至超出额定范围而导致失效。容差是决定电子电路性能的关键因素之一,也是决定电子电路设计成本的关键因素之一,由此可见在设计阶段有必要对电子电路进行科学的容差分析。另一方面,随着电子电路集成度和工艺制造水平的飞速提高,大规模电子电路的可靠性一直是电子电路领域的研究热点和难点。电子电路的容差分析和可靠性分析具有密切关系,容差分析能帮助设计者把握输入不确定性因素中的关键元素,为可靠性分析奠定基础;反之,可靠性是容差分析的关键目标。本文在容差分析理论基础上,探索电子电路建模和功能可靠性仿真手段,开发基于容差分析的可靠性评估和设计的方法,具体研究内容和创新点如下:（1）针对电子电路容差故障中的偏移故障,提出了一种基于仿真的故障模式定量分析方法。首先给出故障模式定量分析方法的技术要点和分析流程,随后展开对偏移故障的研究。讨论运用Saber平台进行故障模式定量仿真分析的优势,以及电子元器件建模工具和建模方法。接下来研究电子电路中常见的偏移故障及其故障机理,并解决故障注入、量化故障判据以及故障模式定量仿真分析等问题。最后用以上方法对1553B通信总线模块进行建模和故障模式定量仿真分析。（2）针对电子电路容差故障中的软故障,提出了一种基于灵敏度分析的电子电路可靠性评估方法。首先分析了目前主流的灵敏度分析方法,研究电子电路考虑退化情况的数学建模方法,得出基于灵敏度的电路退化模型。为了衡量电子电路输出特性退化速率,展开电子电路退化指标的研究。最后基于灵敏度分析展开对Sallen-Key带通滤波器的退化容差分析。（3）提出一种基于容差分析的可靠性设计方法,目的是在满足可靠性要求的同时最小化电子电路设计成本。首先对电子电路输出特性和约束条件进行分析,介绍基于正交设计的灵敏度仿真分析方法。在灵敏度分析的基础上通过蒙特卡洛仿真和回归分析,确定电路成本与容差的回归方程。随后得到电子电路基于最优成本的目标函数和约束条件,确定最优容差方案。最后用以上方法对前文中的电源模块进行可靠性设计。
伍尧[7]（2017）在《版图灵敏度新模型及提取算法研究》文中进行了进一步梳理在半导体行业中,集成电路（IC）生产的成品率一直是该行业努力提升的方向,成品率的提高能够起到减少生产成本、提高利润、节约资源的重要作用。随着集成电路制造技术的迅速发展、规模的扩大和特征尺寸的逐步减小,导致由制造缺陷引起的成品率损失愈发严重。目前,在IC生产过程中,成品率下降的原因是在版图布线阶段,版图布线关乎产品成品率高低。在版图优化的过程中,如何选择待优化的线网至关重要。将灵敏度作为成品率估计和待优化线网选择的手段,能够很好的解决上述问题,最终达到提升集成电路生产成品率的目的。本文首先提出基于可视矩阵的灵敏度提取算法（VMS）。定义一个二维可视矩阵,用于存储不同线网间可能产生短路的信息和单个线网可能产生开路的信息,依据可视矩阵的信息计算灵敏度,将传统的版图灵敏度计算模型与可视矩阵相结合。VMS是一种加速算法,在现有的灵敏度计算模型的基础上增加VMS算法,能够缩短原模型的计算时间。实验结果证明,该算法不仅能够保持原模型的计算结果,更缩短了计算时间,特别是对于复杂版图。本文提出了带权灵敏度模型（WS）和基于边表示带权灵敏度的版图优化算法（WSOE）。WS是一种计算灵敏度的新模型,能够有效减少大概率出现的缺陷对IC成品率的影响。运用数学形态学的方法计算线网的关键面积,以关键面积的大小与线网大小为依据计算带权灵敏度,并运用VMS算法提高带权灵敏度的计算速度。基于边表示带权灵敏度的版图优化算法是WS的一种应用,是将带权灵敏度模型与数据结构中的图论相结合进行版图优化。该算法运用到图的特点,在一次遍历中可以得到多条待优化线网。WSOE网在选取待优化线网时充分考虑了线网之间的联系性,找出线网间连接最紧密、对版图优化效果最显着的一条路径,路径上包含了多条线网。
周剑斌[8]（2015）在《一种基于部分扫描链的针对故障注入攻击的密码芯片安全测试方法》文中认为随着数据挖掘、车联网、云计算和智能家居等技术的提出与兴起,互联网已变得家喻户晓,其影响力之惊人也是史无前例,网络信息安全因此越来越多的被关注与重视。信息安全的基础是对数据和信源的保护,密码芯片是保护隐私信息的重要选择,正被广泛应用于重要的信息安全领域和隐私保护场合,但如果密码芯片自身的安全测试存在问题,那么信息安全便将是纸上谈兵。目前,故障注入攻击方法已经对密码芯片产生严重威胁。可是由于对密码芯片有效故障注入的困难和测试管脚的限制,对于密码芯片面对故障注入威胁的安全性测试仍然是费时费力的采样测试而不是批量测试,而且,当前对于密码芯片的测试仍然是传统的功能测试。针对上述问题,本文对故障注入攻击下的密码芯片,提出了一种基于部分扫描链的安全性测试方法,该方法将可测性设计技术引入到密码芯片的安全测试领域,将有效地将密码芯片的安全测试往批量测试方向推进,从而增加测试手段和效率。为筛选出插入扫描链的敏感寄存器,本文搭建了一个自动化的软故障仿真平台来模拟故障注入攻击密码芯片,通过仿真的软故障发生率结果,仅将敏感寄存器插入扫描链当中,这样在减少插入扫描链的寄存器数目同时,又很好地保证了对硬件电路的可控制性和可观测性。同时,本文结合故障注入攻击加（解）密算法的理论知识来筛选敏感寄存器,使得敏感寄存器的筛选更有依据,通过仅将这些敏感寄存器插入扫描链,进行部分扫描链综合和测试向量生成实验。对高级加密标准AES基准电路的实验结果表明,该方法具有面积开销小、自动化程度高的特点,适合密码芯片批量测试,可改变密码芯片未经测试即投放市场的现状,从而大幅提高密码芯片安全可靠性。
冯瑞平[9]（2014）在《基于缺陷特征的短路关键面积模型及提取算法》文中提出由于集成电路规模的持续增大和器件特征尺寸的持续减小,缺陷的存在对集成电路版图的影响不断增大。关键面积的概念描述了集成电路版图设计对存在缺陷的敏感程度。近年来,关键面积研究已成为集成电路版图优化和成品率估计的核心内容。在关键面积提取算法中,结合数学形态学的关键面积提取算法因具有时间复杂度低、精度高和应用范围广等优点而受到广泛关注。本文对短路关键面积计算模型和提取算法进行了深入研究,主要取得了以下研究成果:1.对短路关键面积计算模型进行了研究。针对冗余物缺陷导致的短路故障,在深入研究分析缺陷特征和已有计算模型的基础上,提出了一种基于缺陷特征的短路关键面积新模型。该模型结合数学形态学膨胀运算的具体实现过程,同时考虑了缺陷和线网的特征,能够减少短路关键面积的计算时间。2.根据提出的新模型设计并实现了对应的提取算法。算法的一般过程:首先,获取缺陷的特征尺寸和版图中每个线网的范围;其次,确定缺陷特征尺寸和线网范围的关系;最后,根据此关系和膨胀运算的具体实现过程完成短路关键面积的提取。3.对算法的应用进行了深入分析。该算法不仅可以用于提取短路关键面积,还可以应用于版图优化。在实际大型版图OpenSparc和MUSB L70上的实验结果证明了本文模型与算法的可行性、高效性和实用性。
曹洪花[10]（2014）在《基于图论的缺陷分割及短路关键面积优化研究》文中研究表明集成电路（IC，integrated circuit）制造工艺中，缺陷引起某些关键面积区域出现的电路故障是成品率降低的主要因素。分割版图图像中的缺陷并对其进行进一步的分析是基于随机缺陷的成品率优化前提，进而可以根据缺陷特征研究基于关键面积的版图优化。本文首先分析了引起集成电路发生各种故障的工艺缺陷类型及基于随机缺陷的短路关键面积概念。然后研究现有的图像分割方法及图论知识，将一种新兴的分割技术—图像森林变换（IFT，Image Forest Transform）算法用于IC图像的缺陷分割。并对传统算法进行改进，提出了阈值限定图像森林变换，有效的缩短了执行时间，提高了算法的执行效率。基于传统交互式IFT不能自动选择种子点其时间复杂度较高的缺点，提出了基于边缘检测及形态学处理等运算的自动选取种子点的图像森林变换算法，从而能够以较快的分割速度产生较好的分割效果，进一步降低了时间复杂度。最后，根据对分割出的缺陷进行特征分析，研究了基于图论的COE（Critical areaon Edge network）网中关键路径及最短路径在关键面积及成品率优化范围选择上的应用。将两者有机的结合在一起获得成品率可优化的阈值，调整待优化线网布局，提高优化效率，从而对集成电路的可制造性设计（DFM, Design for Manufacturing）的研究起到一定的推动作用。
二、集成电路软故障与成品率相关技术研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、集成电路软故障与成品率相关技术研究（论文提纲范文）
（1）SRAM随机故障注入技术研究与验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 课题研究现状 |
| 1.3 论文主要工作及创新点 |
| 1.4 论文结构 |
| 第二章 存储器测试技术综述 |
| 2.1 SRAM综述 |
| 2.2 存储器故障模型及测试算法综述 |
| 2.2.1 存储器故障模型 |
| 2.2.2 存储器故障原语 |
| 2.2.3 传统存储器测试算法 |
| 2.3 故障注入技术综述 |
| 2.3.1 基于硬件故障注入技术 |
| 2.3.2 基于软件故障注入技术 |
| 2.3.3 基于模拟故障注入技术 |
| 2.4 本章小结 |
| 第三章 SRAM故障注入技术研究 |
| 3.1 传统故障的故障注入技术 |
| 3.1.1 SRAM工作原理 |
| 3.1.2 注入固定故障 |
| 3.1.3 注入写破坏故障 |
| 3.2 阻抗性开路故障的故障注入技术 |
| 3.3 不同节点注入故障影响研究 |
| 3.4 随机故障注入技术设计 |
| 3.5 本章小结 |
| 第四章 存储器故障注入及测试算法验证 |
| 4.1 实验验证准备 |
| 4.2 随机故障注入技术验证 |
| 4.3 验证测试算法故障覆盖率 |
| 4.3.1 BIST电路实现 |
| 4.3.2 故障注入测试与实验统计 |
| 4.4 验证测试算法改进有效性 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 展望 |
| 参考文献 |
| 附录1 攻读硕士学位期间撰写的论文 |
| 附录2 攻读硕士学位期间申请的专利 |
| 附录3 攻读硕士学位期间参加的科研项目 |
| 致谢 |
（2）基于时间数字转换的TSV阵列故障测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 论文研究背景和意义 |
| §1.2 基于TSV的三维集成工艺 |
| §1.3 国内外研究现状 |
| §1.3.1 TSV阵列的串扰耦合研究 |
| §1.3.2 TSV测试技术研究 |
| §1.4 论文内容及安排 |
| §1.4.1 论文主要研究内容 |
| §1.4.2 论文章节安排 |
| 第二章 基础理论分析 |
| §2.1 信号完整性基本理论 |
| §2.1.1 信号完整性与高速电路 |
| §2.1.2 S参数理论基础 |
| §2.2 传输线基础理论 |
| §2.2.1 传输线的串扰 |
| §2.2.2 传输线的反射 |
| §2.3 时间数字转换器基础 |
| §2.3.1 无源插值型TDC |
| §2.3.2 游标型TDC |
| §2.3.3 脉冲收缩型TDC |
| §2.4 本章小结 |
| 第三章 TSV阵列的串扰耦合分析 |
| §3.1 TSV阵列物理建模 |
| §3.2 TSV阵列分析 |
| §3.2.1 TSV数量对耦合电容的影响 |
| §3.2.2 TSV阵列中的边缘效应 |
| §3.2.3 不同TSV阵列模型的串扰耦合分析 |
| §3.3 TSV阵列结构参数变化分析 |
| §3.3.1 TSV阵列尺寸变化对串扰耦合的影响 |
| §3.3.2 TSV阵列尺寸大小与面积利用率 |
| §3.4 本章小结 |
| 第四章 基于时数转换的TSV故障测试方法研究 |
| §4.1 TSV等效电气模型 |
| §4.2 基于BIST的 TSV的测试方案 |
| §4.2.1 TSV的延迟时间 |
| §4.2.2 TSV测试结构设计 |
| §4.3 实验结果与分析 |
| §4.3.1 基于时数转换的TSV故障测试步骤 |
| §4.3.2 开路故障测试 |
| §4.3.3 短路故障测试 |
| §4.3.4 测试结果分析 |
| §4.4 改进测试结构 |
| §4.4.1 时间放大器设计 |
| §4.4.2 改进后的测试结果 |
| §4.5 本章小结 |
| 第五章 总结与展望 |
| §5.1 总结 |
| §5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间主要研究成果 |
（3）铁电存储器的故障研究及故障修复电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 铁电存储器的发展 |
| 1.2 选题背景 |
| 1.3 课题意义 |
| 1.4 内容提要 |
| 第二章 FRAM故障的研究 |
| 2.1 FRAM的工作原理 |
| 2.1.1 铁电性与铁电电容器 |
| 2.1.2 FRAM的存储单元及其工作机制 |
| 2.2 铁电存储单元阵列的物理缺陷及其故障表现 |
| 2.2.1 铁电存储单元阵列的物理缺陷 |
| 2.2.2 物理缺陷对应的故障表现 |
| 2.3 本章小结 |
| 第三章 铁电存储器的故障修复方案 |
| 3.1 存储器冗余修复原理 |
| 3.2 基于熔丝编程的冗余修复方法 |
| 3.2.1 熔丝编程冗余修复的电路模型及修复原理 |
| 3.2.2 传统冗余修复方案在FRAM应用中存在的问题 |
| 3.3 一种改进的基于动态配置的冗余修复方案 |
| 3.3.1 基于动态配置的冗余修复方案的电路模型 |
| 3.3.2 基于动态配置的冗余修复方案的故障修复方法 |
| 3.4 本章小结 |
| 第四章 铁电存储器及故障修复电路的设计与实现 |
| 4.1 铁电存储器的阵列架构设计 |
| 4.2 可编程列选择器的设计 |
| 4.3 TCAM与 ROM的设计 |
| 4.4 行地址译码逻辑的设计 |
| 4.5 灵敏放大器的设计 |
| 4.6 ECC电路的设计 |
| 4.6.1 ECC电路的数学模型 |
| 4.6.2 ECC电路的实现 |
| 4.7 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 对后续工作的展望 |
| 致谢 |
| 参考文献 |
| 附录 Verilog HDL代码及仿真数据 |
| 1、TCAM和 ROM的 Verilog HDL代码和仿真数据 |
| 2、ECC模块的Verilog HDL代码 |
| 攻读硕士学位期间取得的成果 |
（4）三维集成电路中的TSV容错设计研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 TSV设计主要面临的挑战和问题 |
| 1.2.1 单层TSV绑定对齐的工艺良率问题 |
| 1.2.2 TSV制造中的成品率问题 |
| 1.2.3 故障TSV进行测试之后的冗余成功率 |
| 1.3 国内外研究现状 |
| 1.3.1 TSV在矩阵以及蜂窝网格中的冗余策略 |
| 1.3.2 TSV在串行时分复用维度的冗余策略 |
| 1.3.3 本文主要研究内容和组织结构 |
| 第二章 三维集成电路TSV及容错设计概述 |
| 2.1 三维集成电路概述 |
| 2.2 TSV工艺技术 |
| 2.2.1 TSV电路技术 |
| 2.2.2 TSV制造顺序 |
| 2.2.3 TSV绑定方式 |
| 2.2.4 TSV堆叠方式 |
| 2.3 TSV的几种经典技术分类 |
| 2.3.1 按照TSV功能分类 |
| 2.3.2 按照TSV形状分类 |
| 2.4 TSV的电气模型及缺陷类型 |
| 2.4.1 TSV电气模型 |
| 2.4.2 TSV缺陷类型 |
| 2.5 TSV的经典容错设计架构 |
| 2.5.1 基于一维链式的TSV冗余设计 |
| 2.5.2 基于矩阵路由的TSV冗余设计 |
| 2.5.3 基于一维时分复用的TSV冗余设计 |
| 2.6 本章小节 |
| 第三章 基于时分复用的TSV蜂窝容错设计 |
| 3.1 相关简介 |
| 3.1.1 时分复用简介 |
| 3.1.2 时分复用阵列设计有效性评估 |
| 3.1.3 蜂窝阵列设计有效性评估 |
| 3.2 TSV蜂窝阵列容错结构设计 |
| 3.2.1 二维时分复用的“单环”蜂窝容错结构 |
| 3.2.2 二维时分复用的“多环”蜂窝结构TSV阵列 |
| 3.3 实验及数据分析 |
| 3.3.1 实验修复率数据分析 |
| 3.3.2 实验硬件开销数据分析 |
| 3.3.3 实验面积开销数据分析 |
| 3.4 本章小结 |
| 第四章 基于时分复用的N:1单TSV容错设计 |
| 4.1 单TSV时分复用容错结构 |
| 4.1.1 一维时分复用4:1单TSV容错架构 |
| 4.1.2 一维时分复用6:1单TSV容错架构 |
| 4.1.3 二维时分复用6:1阵列单TSV容错架构 |
| 4.2 实验及数据分析 |
| 4.2.1 实验修复率数据分析 |
| 4.2.2 实验硬件开销数据分析 |
| 4.2.3 实验面积开销数据分析 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（5）基于分类算法的集成电路芯片缺陷分析（论文提纲范文）
| 1 引言 |
| 2 缺陷检测技术的研究现状 |
| 3 集成电路芯片的硬件故障分类方法 |
| 4 硬件电路故障分类的仿真实验 |
| 5 结语 |
（6）基于容差分析的电子电路可靠性评估方法及其应用研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.3 研究内容及结构安排 |
| 第二章 电子电路容差分析 |
| 2.1 电子电路故障分析 |
| 2.2 电子电路输入不确定性分析 |
| 2.2.1 生产工艺容差 |
| 2.2.2 工作环境容差 |
| 2.2.3 元器件性能退化容差 |
| 2.3 电子电路容差分析方法 |
| 2.3.1 基于统计的容差分析 |
| 2.3.2 基于区间的容差分析 |
| 2.4 本章小结 |
| 第三章 基于建模和仿真的电子电路故障模式定量分析 |
| 3.1 电子电路故障模式定量分析 |
| 3.2 建模与仿真平台 |
| 3.3 电子元器件建模方法 |
| 3.3.1 通用模板参量化建模 |
| 3.3.2 建模工具建模 |
| 3.3.3 行为级宏建模 |
| 3.3.4 算法程序建模 |
| 3.4 电子元器件偏移故障机理分析 |
| 3.5 电子元器件故障注入 |
| 3.6 电子电路故障模式定量仿真分析 |
| 3.7 1553B通信总线模块故障模式定量仿真分析 |
| 3.8 本章小结 |
| 第四章 基于灵敏度分析的电子电路可靠性评估 |
| 4.1 灵敏度分析 |
| 4.1.1 局部灵敏度分析 |
| 4.1.2 全局灵敏度分析 |
| 4.2 基于灵敏度的电子电路退化数学模型 |
| 4.3 电子电路性能退化评估 |
| 4.4 Sallen-Key带通滤波器可靠性评估 |
| 4.4.1 基于传递函数的输出特性分析 |
| 4.4.2 灵敏度分析 |
| 4.4.3 可靠性评估 |
| 4.5 本章小结 |
| 第五章 基于容差分析的电子电路可靠性设计 |
| 5.1 输出特性和约束条件分析 |
| 5.2 基于仿真的灵敏度分析 |
| 5.2.1 正交试验设计 |
| 5.2.2 基于仿真的灵敏度分析 |
| 5.3 基于仿真的容差分析 |
| 5.3.1 均匀试验设计 |
| 5.3.2 基于蒙特卡洛的容差仿真 |
| 5.3.3 回归分析 |
| 5.4 基于最低成本的最优容差方案确定 |
| 5.4.1 元器件成本分析 |
| 5.4.2 求解最优容差方案 |
| 5.5 电源模块可靠性优化设计 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间参加的科研项目与取得的成果 |
（7）版图灵敏度新模型及提取算法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 缺陷对集成电路的影响 |
| 1.3 研究意义与现状 |
| 1.4 本文主要工作及内容安排 |
| 第二章 版图研究的理论基础 |
| 2.1 局部缺陷类型 |
| 2.1.1 冗余物缺陷 |
| 2.1.2 丢失物缺陷 |
| 2.1.3 氧化物针孔缺陷和结泄漏缺陷 |
| 2.2 数学形态学 |
| 2.2.1 二值膨胀 |
| 2.2.2 二值腐蚀 |
| 2.2.3 二值开运算和闭运算 |
| 2.2.4 击中击不中变换 |
| 2.3 版图图像的转化 |
| 2.4 关键面积的计算 |
| 2.4.1 短路关键面积的提取 |
| 2.4.2 开路关键面积的提取 |
| 2.5 本章小结 |
| 第三章 基于可视矩阵的灵敏度提取算法 |
| 3.1 现有的灵敏度模型 |
| 3.1.1 现有的短路灵敏度模型 |
| 3.1.2 现有的开路灵敏度模型 |
| 3.1.3 现有的综合灵敏度模型 |
| 3.2 基于可视矩阵的灵敏度提取算法 |
| 3.2.1 可视矩阵 |
| 3.2.2 VMS算法 |
| 3.3 VMS算法应用及分析 |
| 3.3.1 VMS算法的应用 |
| 3.3.2 VMS算法的分析 |
| 3.4 本章小结 |
| 第四章 带权灵敏度模型及WSOE网 |
| 4.1 成品率计算模型 |
| 4.1.1 功能成品率模型 |
| 4.1.2 冗余成品率类型 |
| 4.2 带权灵敏度模型 |
| 4.2.1 WS的提出 |
| 4.2.2 WS的提取算法及应用 |
| 4.2.3 WS的物理结构 |
| 4.3 基于WSOE网的版图优化算法 |
| 4.4 WSOE网的应用 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）一种基于部分扫描链的针对故障注入攻击的密码芯片安全测试方法（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究的背景与意义 |
| 1.1.1 信息安全和密码芯片 |
| 1.1.2 可测性设计与部分扫描设计 |
| 1.1.3 密码芯片的安全测试 |
| 1.2 国内外研究的现状 |
| 1.3 论文的研究内容 |
| 1.4 论文的结构安排 |
| 第二章 密码芯片与故障注入攻击基础 |
| 2.1 密码算法简介 |
| 2.2 故障注入攻击密码芯片基础 |
| 2.2.1 故障注入的起源、注入手段及故障分类 |
| 2.2.2 故障注入攻击的理论 |
| 2.3 加密AES算法介绍与故障攻击 |
| 2.3.1 AES算法背景和基础 |
| 2.3.2 针对AES的DFA攻击 |
| 2.4 本章小结 |
| 第三章 可测性设计基础 |
| 3.1 可测性设计的背景 |
| 3.1.1 可测性设计的分类 |
| 3.1.2 内建自测试（BIST）简介 |
| 3.1.3 边界扫描DFT简介 |
| 3.2 扫描设计（Scan Design） |
| 3.2.1 扫描设计的基础介绍 |
| 3.2.2 扫描设计中移位和捕获周期简介 |
| 3.3 部分扫描设计 |
| 3.3.1 全扫描设计的不足 |
| 3.3.2 部分扫描设计的引入 |
| 3.4 本章小结 |
| 第四章 针对故障注入的部分扫描链安全测试方法 |
| 4.1 用于筛选敏感寄存器的软故障平台 |
| 4.1.1 故障注入的假设 |
| 4.1.2 软故障发生率介绍 |
| 4.1.3 故障注入实验方法与步骤 |
| 4.2 基于部分扫描链的安全测试方法 |
| 4.3 本章小结 |
| 第五章 基于部分扫描设计的安全测试实验和分析 |
| 5.1 软故障仿真平台敏感寄存器筛选结果与分析 |
| 5.2 对AES算法故障注入攻击结果 |
| 5.3 部分扫描链综合与测试向量生成结果与分析 |
| 5.3.1 敏感寄存器的筛选结果 |
| 5.3.2 部分扫描链综合与结果 |
| 5.3.3 测试向量生成 |
| 5.4 本章小结 |
| 第六章 总结和研究展望 |
| 6.1 本文小结 |
| 6.2 未来研究展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
（9）基于缺陷特征的短路关键面积模型及提取算法（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 关键面积的研究背景 |
| 1.2 关键面积的研究现状 |
| 1.3 本论文的内容及安排 |
| 第二章 二值形态学理论 |
| 2.1 结构元素 |
| 2.2 膨胀和腐蚀 |
| 2.2.1 集合的基本操作 |
| 2.2.2 膨胀运算 |
| 2.2.3 腐蚀运算 |
| 2.2.4 膨胀和腐蚀的性质 |
| 2.3 开运算和闭运算 |
| 2.3.1 开运算 |
| 2.3.2 闭运算 |
| 2.3.3 开运算和闭运算的性质 |
| 2.4 快速膨胀运算 |
| 2.5 本章小结 |
| 第三章 缺陷类型及特征研究 |
| 3.1 缺陷的类型 |
| 3.2 缺陷特征 |
| 3.2.1 缺陷空间分布特征 |
| 3.2.2 缺陷粒径分布特征 |
| 3.2.3 缺陷轮廓特征 |
| 3.3 缺陷的特征描述 |
| 3.4 小结 |
| 第四章 已有的短路关键面积模型及改进 |
| 4.1 关键面积定义及类型 |
| 4.1.1 关键面积定义 |
| 4.1.2 关键面积类型 |
| 4.2 已有的短路关键计算模型 |
| 4.2.1 基于圆形缺陷模型的短路关键面积计算模型 |
| 4.2.2 基于矩形缺陷模型的短路关键面积计算模型 |
| 4.2.3 基于数学形态学的短路关键面积计算模型 |
| 4.3 基于缺陷特征的短路关键面积模型 |
| 4.4 小结 |
| 第五章 基于缺陷特征的短路关键面积提取算法及其应用 |
| 5.1 基于新模型的短路关键面积提取算法 |
| 5.1.1 单一缺陷的短路关键面积提取算法 |
| 5.1.2 算法的时间复杂度分析 |
| 5.1.3 算法的适用性分析 |
| 5.2 算法应用 |
| 5.2.1 算法初步验证 |
| 5.2.2 大型版图验证 |
| 5.2.3 算法应用于短路优化 |
| 5.2.4 算法应用于开路优化 |
| 5.3 小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 1. 基本情况 |
| 2. 教育背景 |
| 3. 在学期间的研究成果 |
（10）基于图论的缺陷分割及短路关键面积优化研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 本课题的研究意义 |
| 1.3 本文的主要工作 |
| 1.4 本文的组织结构与安排 |
| 第二章 基于随机缺陷的短路关键面积介绍 |
| 2.1 缺陷分析 |
| 2.1.1 冗余物缺陷 |
| 2.1.2 丢失物缺陷 |
| 2.1.3 氧化物针孔缺陷和结泄漏缺陷 |
| 2.2 短路关键面积含义 |
| 2.2.1 数学形态学的基本运算 |
| 2.2.2 几种常用的数学形态学运算 |
| 2.2.3 数学形态学短路关键面积的模型 |
| 2.3 本章小结 |
| 第三章 基于图论的 IC 缺陷分割技术分析 |
| 3.1 图像分割技术 |
| 3.1.1 图像分割技术基础 |
| 3.1.2 图像分割技术分类 |
| 3.2 图论的基本理论 |
| 3.2.1 图的定义 |
| 3.2.2 带权图及其储存 |
| 3.3 真实缺陷的特征提取 |
| 3.3.1 缺陷特征提取 |
| 3.3.2 缺陷的粒径分布和空间分布 |
| 3.4 本章小结 |
| 第四章 基于图像森林变换的 IC 缺陷分割 |
| 4.1 图像森林变换理论 |
| 4.1.1 图像森林变换的基本思想 |
| 4.1.2 基本概念 |
| 4.1.3 最短路径树的形成过程 |
| 4.2 阈值限定的图像森林变换 |
| 4.2.1 IFT 中阈值的选取算法 |
| 4.2.2 IFT 的改进模型 |
| 4.2.3 阈值限定 IFT 在 IC 真实缺陷分割中的应用 |
| 4.2.4 实验结果分析及比较 |
| 4.3 基于形态学边缘处理的自动种子点选取 IFT |
| 4.3.1 自动种子点选取的产生背景 |
| 4.3.2 图像的预处理 |
| 4.3.3 基于形态学边缘处理的种子点生成 |
| 4.3.4 实验结果分析及比较 |
| 4.4 本章小结 |
| 第五章 COE 网中基于随机缺陷的关键面积优化范围选择 |
| 5.1 COE 网 |
| 5.1.1 COE 网的概念 |
| 5.1.2 COE 网的特性 |
| 5.2 路径在短路关键面积优化范围选择上的应用 |
| 5.2.1 关键路径基本概念介绍 |
| 5.2.2 最短路径基本概念介绍 |
| 5.2.3 路径在短路关键面积优化范围选择上的应用 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 研究生期间研究成果 |
四、集成电路软故障与成品率相关技术研究（论文参考文献）
- [1]SRAM随机故障注入技术研究与验证[D]. 王荧. 南京邮电大学, 2020(03)
- [2]基于时间数字转换的TSV阵列故障测试方法研究[D]. 陈熠. 桂林电子科技大学, 2020
- [3]铁电存储器的故障研究及故障修复电路设计[D]. 包王勇. 电子科技大学, 2020(07)
- [4]三维集成电路中的TSV容错设计研究[D]. 杨兆. 合肥工业大学, 2020(02)
- [5]基于分类算法的集成电路芯片缺陷分析[J]. 张莹,龚涛,孔繁珍. 集成电路应用, 2019(10)
- [6]基于容差分析的电子电路可靠性评估方法及其应用研究[D]. 曾颖. 电子科技大学, 2019(01)
- [7]版图灵敏度新模型及提取算法研究[D]. 伍尧. 西安电子科技大学, 2017(04)
- [8]一种基于部分扫描链的针对故障注入攻击的密码芯片安全测试方法[D]. 周剑斌. 电子科技大学, 2015(03)
- [9]基于缺陷特征的短路关键面积模型及提取算法[D]. 冯瑞平. 西安电子科技大学, 2014(04)
- [10]基于图论的缺陷分割及短路关键面积优化研究[D]. 曹洪花. 西安电子科技大学, 2014(12)